图4:为SSVT-SRAM虚拟制造的第二个研究路径引入的四个不同的工艺/设计更改。
SRAM单元结构简介:设计和工艺挑战评估
2021年3月8日,

白皮书:聚角蚀渣对先进FinFET器件性能的影响

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在本文中,我们利用虚拟制造技术研究了在5nm FinFET多角蚀刻过程中多角残留的影响。为了了解聚角残馀对硬失效模式和器件性能的影响,进行了系统的研究。我们的结果表明,更大的宽度和高度残留会导致硬失效,因为源/漏外延和金属栅极之间的距离变短了。令人惊讶的是,与没有多晶硅角残留相比,适当大小的残留可以提高器件性能,使通电电流增加超过8%,关断电流下降约50%。这种性能的提高主要是由于在通态时源/漏极和栅极之间的访问电阻降低,以及在关态时更好的栅极控制。本研究表明,适当的残余尺寸和变化控制在多晶蚀刻过程中需要平衡产量和器件性能。

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